最高難度で、技術的にも高度の製品を紹介する。顧客は、ICテスターを設計・製造する会社で、ECLのゲートアレイをいくつか注文してくれていた。この会社から、仕様書という形で、信号の伝搬遅延を調整する回路のカスタム化の打診があった。この打診だが、他の半導体メーカーへ相談したが、すべて断られた。なので最後に、一応おたくにも、として提示された。要求された機能は、信号の遅れ時間を100pS、つまり0.1nS単位で調整したい、というものであった。しかし高速とはいえ、普通のECLのゲートアレイの中の遅延時間は、1nS程度はある。

　仕様を検討すると、ECLでなら作れるが集積度に無理がある。無理に作れば、消費電力が100Wを超えて、強制水冷が必要となりそうな規模であり、必要な速度も、通常のECLの速度を超えている。高速性、集積度、遅延時間、消費電力、さらにパッケージ、この5つの課題を解決するという難事に挑戦することとなった。1nSとは、これが1周期とすれば1GHzである。この1nSの間に光が進む距離は、約30cmである。0.1nSなら3cmとなる。いかに微小な時間の差を実現するか、この要求自体も難しい。

　これは通常のICパッケージを用意して、入力ピンからリードフレームに配線し、このリードフレームから別の出力ピンに配線する。こうした中身のないICの形をしたものでも、入力ピンから出力ピンへの遅延時間は、0.5nS程度はあることからもわかる。

　現在、パソコンのCPUのクロックを、3 GHzとか称しているが、あれば並列動作を勘定にいれてのことであるし、DRAMのクロックも同様となる。パソコンのマザーボードでは、CPUからDRAMのモジュール、DIMMへは、アドレスの配線長がすべてのアドレスで同じになるようにすること、データーバスの配線長も同じにすることが重要なのは、この信号の遅延の影響を均一にするためである。もしくはRAMBUS式とするしかない。

　いろいろと検討しても、まず実現できるプロセスがない。遅延時間の調整なので、ECLでフルカスタムとすれば、ECLの入力は、完全なアナログなのでCR遅延で可能だが、発熱が大きすぎて作れない。CMOS、GTL、他では遅すぎる、と先が見えなかった。

　これを検討していて、FASTBUS等で付き合いのあった高エネルギー研究所で、クオークの飛行時間の測定のために、信号の遅延を研究していたことを思い出し、担当の新井助教授（当時）に相談した。いろいろと検討してもらうと、この時間計測回路を少々変更すれば目的は達成できそう、しかも、プロセスは最先端の0.35μmのCMOSで発熱も10W程度で何とかなる、と一応のめどもついた。

　高エネルギー研究所の技術を使うこととなったが、幸い特許が出ており、この特許の使用料という形で高エネルギー研究所へもお返しもできる。さらに、新井教授はカスタムICを作れるところとして、新井助教授が時間計測ICを発注したNTTエレクトロニクスを紹介してくれた。これは、NTTエレクトロニクス社の持つ、厚木研究所の当時最先端であった、350nmのCMOSプロセスでできるとして、道ができた。

　そこで、この方式を顧客に紹介すると、数回のプレゼンを行い、価格交渉にはNTTエレクトロニクスの人達も加わり、相当の時間をかけてのシミュレーションも行われ、ついに、役員会で検討するレベルの高額の開発費の承認もでた。信号遅延部分の回路は、高エネルギー研究所の回路を一部、修正して使い、シミュレーションは、ロジックとしてではなく、アナログ回路として、SPICEシミュレーションを繰り返して、時間遅延の値を安定される回路を追及した。

　しかし、ICテスターを製造するメーカーの技術員であっても、自分で実際にカスタムICを設計した経験者は極めて少数で、この少数の技術員は他の設計で手一杯で、この件の助けにならない。当社からの設計技術員が主な設計要員となって設計をすすめた。幸い、当社の技術員は、アナログのカスタムの経験も、ECLゲートアレイの経験もあるので、両方の技術が分かるとして重宝された。

　しかし、計画には大幅な遅れを生じ、この状況に不満を抱いたICテスターの顧客となる企業が、そこの半導体研究所から博士号を持つスタッフを数名派遣してくれて、途中から参加してくれた。これで体制が整い、そしてトランジスタ・レベルで遅延回路を再設計した。設計結果と、実際のCMOSの製造プロセスの違いを明確にするために、TEG（試験チップ）を作り、その結果は試行したいくつかの回路で、100ピコ秒以下の分解能という当初の目標を超える性能のめどがついた。これにはICテスターの会社の技術員、当社の技術員、ICテスターを使用する会社の技術員が分担で作業し、さらに専用のパッケージの設計と製作、試験と、約2年の時間がかかっての大作業であった。

　実現が見えてくると、LSI全体の仕様が変更され、信号の遅延を行うチャネルの数が増加されて、大規模なLSIとなった。最終的には、LSIチップの大きさは、11mm角のシリコンが2個。この2個のチップを京セラに特注したタングステン・セラミックのPGAパッケージに納めて、最初の打診から3年の月日を経て完成となった。

　このカスタムLSI、単価が約10万円。ICテスターは、256チャネルが1ユニットとなるので、1ユニット用で、128個が必要となる。1オーダーが1280万円となるビジネスとなった。2ユニット、3ユニットのICテスターも多かったので、売上金額もすぐに数億円となり、メンターグラフィックのワークステーションの元は取れたと考えている。

　しかし、世界のどこにもないLSIを作ろうとすれば、別の世界、この場合は量子の世界だが、こういう分野の違うところのアイデアが必要となる。異分野との交流は重要だ。