産業タイムズ社
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セミナー
ビジネス人のための
「ビギナー半導体」
―― 顧客と円滑なコミュニケーションができるように ――
「文系出身者コース」オンデマンド配信

  配信期間
2023年11月13日(月)~12月15日(金)まで
※期間中は何度でもご視聴できます
  参加費
33,000円(税込)/1名
本セミナーは、文系のご出身の方や、初めて半導体に携わる方、半導体を初歩から知りたい方を主な対象に、平易な言葉で半導体の原理や製造技術を解説するセミナーです。半導体製造プロセスで使われている基本的な用語を、可能な限り覚えていただくことを主眼にしております。基本用語さえ大まかに理解していれば、お客様との会話は思いのほか、スムーズに進めることができます。用語解説だけでなく、トランジスタ動作やプロセス処理・装置、およびプロセス・フローの解説を、噛み砕いた表現で行います。従来は、会場およびオンラインで開催しておりましたが、オンデマンドで聴講したいとのご要望をいただき、それを踏まえてオンデマンド配信も開始いたしましたので、ぜひご聴講ください。


※セミナーへの御参加はお申込をされたご本人様のみとなります。複数名での視聴はご遠慮ください。
注:本セミナーは2023年6月19日(月)に開催しました「ビギナー半導体」文系出身者コースを収録したものです。


■ プログラム
第1部 トランジスタ周りの名称と役割りを覚えましょう
(120分)
トランジスタの基本的な動作と役割
  ―― 半導体とは何か、n型とp型の違い、ダイオードとトランジスタの基礎をキーワードで理解しましょう ――
デバイス別のトランジスタをもう少し詳しく
  ―― ロジック/SoC、メモリー、パワー半導体のトランジスタ構造・動作原理・役割を解説します ――
第1部担当:(株)産業タイムズ社 電子デバイス産業新聞 編集委員(事業開発部 部長)甕 秀樹
第2部 ウェハと主要プロセス&装置の名称と役割りを覚えましょう
(120分)
<半導体製造プロセス>
  半導体製造プロセスは、なんのためにあるのでしょうか
     ―― なぜウェハを大口径化し、なぜ高額な装置を導入するのか ――
<Si(シリコン)ウェハ>
  半導体を作り込む「シリコン・ウェハ基板」
     ―― なぜSi/円形/大口径化など、ウェハの役割り ――
<洗浄>
  半導体製造の大敵:ゴミを徹底的に排除する
     ―― ウェハにゴミが付着するとどうなる ――
<成膜>
  導電膜や絶縁膜などをウェハ全面に形成する
     1.熱を利用して酸化膜(SiO2膜)を形成する
       ―― 大量に処理するバッチ式とウェハ一枚づつ処理する枚葉式 ――
     2.熱やプラズマによるガス反応を利用して成膜するCVD(Chemical Vapor Deposition)
     3.金属の塊が砕け、飛び散って付着するスパッタリング(PVD:Physical Vapor Deposition)
     4.多層配線工程で使用するCu(銅)電解めっき
<リソグラフィ(露光)>
  (エッチングで)加工したくない領域をレジストでブロックする「パターニング」
     ―― リソの仕組みと役割・様々な手法/マスク・レジスト・現像・アッシングも踏まえて ――
<エッチング>
  レジストでブロックされていない領域を削り取り、ウェハ全面に形成した膜を様々な形状に加工
<イオン注入・熱処理>
  ヒ素やリン、ボロンの不純物を注入し活性化する「 イオン注入・アニール工程 」
     1.シリコン・ウェハに特定の電気特性を持たせる
     2.半導体素子(トランジスタ)の性格付けを行う(n型、p型)
<平坦化>
  リソグラフィ(露光)のために、成膜後の表面は常に凹凸なしにする
     ―― CMP(Chemical Mechanical Polishing:化学機械研磨) ――
        凹凸のある形成膜の表面を、Chemical(化学研磨剤)やパッドなどを使って、Mechanical(機械的に)Polishing(削って)平坦化
<半導体ファブ(工場)>
  半導体ファブ内の装置レイアウトは
     ―― 装置配列はプロセス順ではなく、ベイという考え方 ――
第2部担当:(株)産業タイムズ社 電子デバイス産業新聞 松下 晋司
第3部 紙芝居で見る半導体製造プロセス・フロー
(170分)
PartⅠ
  ウェハ前処理工程Ⅰ『 フロントエンド・プロセス 』
    CMOSロジックのトランジスタが形成されるまで

     ―― 主要6ブロックを紙芝居で見る ――
       素子分離、ウェル形成、ゲート形成、サイドウォールとソース/ドレイン形成、シリサイド化、Wプラグ形成の6工程
PartⅡ
  ウェハ前処理工程Ⅱ『 バックエンド・プロセス  』
    CMOSロジックの多層配線が形成されるまで

     ―― Al多層配線とCu多層配線 ――
       加工してから埋め込むAl配線と埋め込んでから加工するCu/low-k配線
PartⅢ
  後工程『 パッケージング・プロセス 』
    出来上がったLSIをパッケージする

     ―― パッケージングの役割りと組立工程、そして出荷へ ――
第3部担当:(株)産業タイムズ社 電子デバイス産業新聞 松下 晋司
◆監修:エスアンドエスセミコン(元(株)日立製作所 半導体事業部) 川本 洋
■ お申込み後の流れ
  申込み確認次第、参加証・請求書をご郵送させて頂きます。
  お支払いは、請求書がお手元に届いてからのお手続きで問題ございません。

  ※お申し込みいただいた後、事務局よりお申し込み受付完了メールを送らせていただきます。
  そのメールにてURL、アクセスコード等をご連絡させていただきます。
  .メールがお手元に届くまで、1日から2日程度を要する可能性がありますので、ご了承ください。
■問い合わせ先
○ 産業タイムズ社 事業開発部
    TEL:03-5835-5894 FAX:03-5835-5497
    Email:pd@sangyo-times.co.jp
    現在弊社ではリモートワークを導入しております。
    ご不便をおかけいたしますが、お問い合わせにつきましては、なるべくメールでのご連絡をお願いいたします。