半導体の微細化プロセスの限界が叫ばれて久しい。いわゆるムーアの法則、「1年半～2年で半導体の集積度が2倍になる」という“半導体微細化のバイブル”とも呼べる手法が通じなくなっている。SEMIの最近の報告にも、2010年以降のデバイスの微細化スピードが明らかに鈍化していると明言されている。物理的な製造限界の前に、EUV装置1台に1億ドルもかかり、工場建設に100億ドルもの高額な設備投資をして果たして回収できるのかといった経済合理性の点で、半導体産業は破綻してしまうと危惧する声は従来になく高まっている。

　ムーアの法則はある意味、半導体を高集積化することで1トランジスタ当たりの製造コストを劇的に引き下げてきたことの裏返しでもある。高性能化と低コスト化を両立させることで様々な機能や新しいサービスのIT産業が勃興し、現在ではスマートフォン（スマホ）やタブレットが普及し、いつでもどこでもインターネットに接続でき、必要な情報や有益な情報がすぐに得られるようになった。言ってみれば、半導体の微細化は我々を豊かで便利な社会に誘ってきた原動力だ。この半導体の集積化が止まれば、世の中のコンピューター技術によってもたらされた、あらゆる産業やサービスの発展も止まることを意味する。

　そこで、既存の微細化を維持しながら、シリコン貫通ビア（TSV）技術などの先端実装技術を駆使して高集積化を成し遂げていくという「ポスト微細化」の筆頭格「2.5D/3D」実装に注目が集まっている。

“本命”アプリの不在が致命傷

　期待される潜在的アプリケーションとしてメモリーチップ積層、Wide I/O DRAM、ロジックデバイスとメモリーなどをシリコン（Si）インターポーザー上に平置きする3分野が最有力だ。

　メモリーチップ積層とは、DRAMまたはNAND型フラッシュをTSV技術で有機樹脂サブストレートに積層する技術である。2つ目は、DRAMとコントローラーICのロジックをTSV接続して積層するもので、米マイクロンとIBMが共同開発した「ハイブリッドメモリキューブ」（HMC）のようなものだ。3つ目は、ロジックやメモリーチップをTSV付きインターポーザーに平置きするもので、現在2.5Dと呼ばれている。FPGAメーカーのザイリンクスなどが注力する。

　サムスン電子はチップ厚50μmの2GビットNANDを8枚積層し、16Gビットのスタックメモリーを実現した。ビア形成にはレーザー穴あけ装置を使った。さらに、同社の30nmプロセスを適用した4GビットDDR3DRAMを使い、TSVとマイクロバンプ接続で32GバイトRDIMMを試作済みだ。大幅な性能改善と低消費電力化につながるものの、最大の課題はいずれもコストとなる。

　当然だが、既存のワイヤーボンディングを使ったNAND積層技術やDRAMメモリーモジュール技術には、量産コストでどうしても負けてしまう。現状のままでは、モバイルや民生用電子機器には適用対象外となってしまう。同様にHMCもコスト高のため、当面はネットワーク、ハイエンドサーバー、セキュリティー向けなどへの適用から本格化すると言われている。

　こうした高コストによる“本命”アプリケーション不在の状況が、半導体企業の開発案件の延期や中止を招いている事例が多い。

部材・装置メーカーは量産対応進む

　一方、材料や装置メーカーの取り組みはというと、着々と本格量産を前に準備を進めている印象だ。

　極薄ウエハーをガラスの支持基板と貼り合わせるテンポラリーボンディング（仮接合）の際に必要な接着剤や洗浄薬液、チップを保護する封止フィルム、アンダーフィル材など、材料ならびに仮接合・剥離装置などの主要部材・装置の基本技術はほぼ完成系に近づいたとしており、いつでも量産には対応できるというのが基本スタンスだ。

　日立化成は、その豊富な実装材料の実績を活かして、2.5D/3D実装向けの新規材料の開発を加速する。現在、ラインアップしているのは狭ギャップ対応のアンダーフィル（プリアプライ型）をはじめ、低熱膨張かつ高弾性の基板材料、TIM（Thermal Interface Material）の高放熱フィルム、極薄ウエハーをハンドリング・加工するうえで必要不可欠な仮固定材やチップを保護する封止フィルムなど、次世代実装材料の主要部材をほぼ1社単独で手がけている点で総合力はダントツだ。

　もちろん、普及のためにはコスト削減が重要になる。取り組みを強化するのはドイツのズース・マイクロテックだ。装置メーカー単独で解決できる問題ではなく、接着剤などの部材メーカーや剥離工程まで含めたプロセス全体で管理する必要があるという。

　同社のウエハーの仮接合装置は、基本システムとしてほぼ完成系に近づいたとしており、今後は顧客となるデバイス・部材メーカーらと共同で、少しでもプロセスコストを低減する可能性を探る。

コストが最大のネック

　ところが、その部材・装置メーカーの期待に応えられない状況が続いている。当初は2013年にもWide I/OメモリーにTSVを使った3D実装が普及すると見られていたが、結果的にはそうはなっていない。問題は製造コストだ。2.5D/3Dの電気・技術特性の優位性は文句なしに認めるものの、いくら優れた性能・技術であっても、高ければ誰も使わない。

　また、業界関係者によれば、サプライチェーンのなかで誰が主導権を握るかで激しい綱引きが依然行われているというのだ。3D実装では、Siインターポーザーを採用する点や、チップそのものに電極用のビアを形成する必要があるため、ウエハープロセス（前工程）を所有する台湾のTSMCなどウエハーファンドリー企業などのサプライヤーが主導権を握りたがる傾向が強い。一方、台湾ASEや米アムコーなどのOSAT企業でも付加価値が得られるため、自陣営でのプロセス取り込みを狙う戦略を持つ。3D実装の世界ではこうした駆け引きが常に存在する。そこにクアルコムやアップルなどの顧客側としての戦略も絡んできて三つ巴状態になっている。

　今後、高性能な機能の実現には間違いなくこうした3D実装の技術が要求されるようになる。基本的な製造技術が確立されようとしている今、顧客側が明確な採用ロードマップを示せば、3D実装が加速する可能性は十分ある。その意味で、現在、半導体チップを自社で一貫製造（前・後工程）でき、しかもセットまで持っているサムスン電子のような存在が、こうした3D実装においてはリーダーシップを発揮する可能性がもっとも強いだろう。あるいは既存のサプライチェーンの垣根を取っ払い、新たな枠組みに再構築する必要性があるかもしれない。

　いずれにせよ、半導体の集積化を止めるわけにはいかない。まだまだ微細化技術を筆頭にさらに熾烈な研究開発や投資競争は展開されるだろうが、一刻も早く2.5D/3Dの活躍の場が広がり、一段と便利で快適な社会の実現に半導体産業が貢献できることを願っている。