定員に達したため、申し込みを締め切らせて頂きました。
多数のお申込みありがとうございました。
半導体の理論や原理を学ぶためのビギナー講座ではありません。ビジネスにとって一番必要となる、顧客との円滑なコミュニケーションを行うための半導体講座です。本セミナーでは、半導体プロセスで使用する基本用語を、可能な限り覚えていただきます。英会話と同じで、基本用語さえ大まかに理解していれば、会話は思いのほか、スムーズに進めることができます。ただ用語解説ばかりでは味気ないので、トランジスタ動作やプロセス処理・装置、およびプロセス・フローの解説を噛み砕いた表現で行いますので、そこに盛り込まれた基本用語を覚えてください。
ご提案：解説は極力、噛み砕いた表現で行うよう努めますが、真っ白なままでのご参加は受講効果が薄いと思われます。ほとんど理解できなくても構いませんので、半導体プロセス関連の入門書を一冊読み終えてからご参加されることをお勧めします。
9:30～10:40（70分）
ＣＭＯＳロジックに見るトランジスタ構造と役割り
―― 四つの言葉でトランジスタ構造を攻略しましょう ――
10:40～12:00（80分）
主要デバイスのトランジスタ動作をもう少し詳しく
―― ロジックとメモリ（ＤＲＡＭ、フラッシュ）について ――
エスアンドエスセミコン（元㈱日立製作所 半導体事業部） 川本 洋
12:50～14:50（120分）
＜半導体製造プロセス＞
半導体製造プロセスは、なんのためにあるのでしょうか
―― なぜウェハを大口径化し、なぜ高額な装置を導入するのか ――
＜Ｓｉ（シリコン）ウェハ＞
半導体を作り込む「シリコン・ウェハ基板」
―― なぜＳｉ／円形／大口径化など、ウェハの役割り ――
＜洗浄＞
半導体製造の大敵：ゴミを徹底的に排除する
―― ウェハにゴミが付着するとどうなる ――
＜成膜＞
導電膜や絶縁膜などをウェハ全面に形成する
１．熱を利用して酸化膜（ＳｉＯ２膜）を形成する
―― 大量に処理するバッチ式とウェハ一枚づつ処理する枚葉式 ――
２．熱やプラズマによるガス反応を利用して成膜するCVD（Chemical Vapor Deposition）
３．金属の塊が砕け、飛び散って付着するスパッタリング（ＰＶＤ：Physical Vapor Deposition）
４．多層配線工程で使用するCu（銅）電解めっき
＜リソグラフィ（露光）＞
（エッチングで）加工したくない領域をレジストでブロックする「パターニング」
―― リソの仕組みと役割・様々な手法／マスク・レジスト・現像・アッシングも踏まえて ――
＜エッチング＞
レジストでブロックされていない領域を削り取り、ウェハ全面に形成した膜を様々な形状に加工
＜イオン注入・熱処理＞
ヒ素やリン、ボロンの不純物を注入し活性化する「 イオン注入・アニール工程 」
１．シリコン・ウェハに特定の電気特性を持たせる
２．半導体素子（トランジスタ）の性格付けを行う（ｎ型、ｐ型）
＜平坦化＞
リソグラフィ（露光）のために、成膜後の表面は常に凹凸なしにする
―― ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨） ――
凹凸のある形成膜の表面を、Chemical（化学研磨剤）やパッドなどを使って、Mechanical（機械的に）Polishing（削って）平坦化
＜半導体ファブ（工場）＞
半導体ファブ内の装置レイアウトは
―― 装置配列はプロセス順ではなく、ベイという考え方 ――
第２部担当：エスアンドエスセミコン（元㈱日立製作所 半導体事業部） 川本 洋
15:10～18:00(170分)
PartⅠ
ウェハ前処理工程Ⅰ『 フロントエンド・プロセス 』
ＣＭＯＳロジックのトランジスタが形成されるまで
―― 主要６ブロックを紙芝居で見る ――
素子分離、ウェル形成、ゲート形成、サイドウォールとソース／ドレイン形成、シリサイド化、Wプラグ形成の６工程
PartⅡ
ウェハ前処理工程Ⅱ『 バックエンド・プロセス 』
ＣＭＯＳロジックの多層配線が形成されるまで
―― Ａｌ多層配線とＣｕ多層配線 ――
加工してから埋め込むAl配線と埋め込んでから加工するCu／low-k配線
PartⅢ
後工程『 パッケージング・プロセス 』
出来上がったＬＳＩをパッケージする
―― パッケージングの役割りと組立工程、そして出荷へ ――
＊講演タイトルは都合により変更することがありますので、ご了承ください。
※本セミナーは2018年2月19日開催「ビギナー半導体/冬講座」文系出身者コースの再演です。
○ 産業タイムズ社 事業開発部
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