3D-NAND、コスト低減へ新構造・新技術
「多層化依存」から脱却図る、CUA導入でダイサイズ縮小
3D-NANDはビットコスト低減に向けて、様々な新たな構造や技術の採用が広がっている。積層数アップ（多層化）による単位面積あたりのビット容量を向上させる手法だけでは、コスト低減が思ったように進んでいないことが背景にある。供給各社は多層化に依存しないかたちで、コスト低減を実現すべく、ダイサイズの縮小に大きく寄与する「CUA（CMOS Under Array）」の導入を進めている。
2016～17年から3D-NANDに本格移行して以降、供給各社はCapital Intensity（売上高に占める投資割合）の上昇に苦しんでいる。3D-NANDは旧来の2D製品に比べて、エッチングや成膜などの工程が飛躍的に増えており、単位キャパシティーあたりの必要な製造装置台数も増えている。2D時代に30％台であったCapital Intensityは、3D移行を契機に40％台に上昇しており、各社の収益を圧迫する事態となっている。
加えて、多層化の過程で一括でのHARCエッチングが難しくなったことで、いわゆる2段積みを行う「2ティア」プロセスも製造コストを上昇させる要因となっている。64層世代までは一括エッチングが主流であったが、9X層世代から2ティアの導入が増え、一括エッチングにこだわったサムスン電子も176層世代では1ティアを断念して、2ティアを導入する見通しだ。
（以下、本紙2021年3月18日号1面）
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